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| [求助]延时在综合时起作用吗 ？？ |
| 新闻出处：中电网论坛
发布时间： 2006-09-20 |
dvssy 发布于 2006-9-19 11:01:00
各位老大，verilog 中，延时在综合时起作用吗 ？？小弟新手，多多关照！
stone133 发布于 2006-9-20 17:03:00
什么样的延时？如果你是一级一级加寄存器，那么综合的时候就起作用；
如果楼主说的是延时语句，那么这种语句是不可综合的； 
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blueprince 发布于 2006-9-20 20:56:00
就像 VHDL中的after语句一样 是不能综合的
记住该记住的，忘记该忘记的。
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