| 1引言 目前，以DSP为基础的实时数字信号处理技术正在迅猛发展，现已广泛应用于图像处理、语音处理、通信等技术领域。高性能通用DSP的处理能力正在迅速提高，可以完成FIR滤波、FFT、DFT、各种通信协议下的信号编解码等大量常用的数字信号处理任务。以32位浮点ADSP21160构成的共享总线式并行系统（紧耦合系统），可以满足运算量日益增长的雷达、软件无线电等应用领域的需要。 在软件无线电中，为在接收端用中频带通采样方式处理信号，需要DSP具有高速的实时运算能力。而ADSP21160的运算速度可达600MFLOPs，用它构成共享总线系统可以较好地满足这一要求。 2ADSP21160简介 ADSP21160是由美国AnalogDevice公司在ADSP21060的基础上推出的双核定/浮点DSP电路。其结构功能在很大程度上继承了并行DSP形式的ADSP21060，并保证与ADSP21060代码兼容，其结构框图如图1所示。  图1 ADSP21160结构框图 ADSP21160的主要特征如下： （1）100MHz主频、10ns指令周期； （2）具有两个相当于ADSP2106X处理核的运算单元； （3）内部数据总线64位，地址总线32位，片内4MbitSRAM，其地址为0x000000～0x100000，可以灵活配置成16/32/48/64bit，用 于数据/程序存储； （4）片内14个DMA通道，可在内外部存储器间进行DMA传输； （5）外部数据总线为64位，访问速度50MHz，带宽400MB/s，片外寻址空间为4G，对外部存储器可进行单周期读写； （6）32个循环寻址缓冲，6级零开销循环嵌套； （7）每个链路口可并行8bit数据，100MB/s套； （8）采用20×20BGA型封装。 ADSP21160采用超级哈佛结构，有4套独立的总线，分别用于双数据存取、指令存取和输入输出接口，它包括两个并行处理器核、大容量双端口静态存储器、程序/数据外部总线及多处理器接口、输入输出控制器。ADSP21160时钟是ADSP2106X的2.5倍，有两个并行的ADSP21060核，运算速度是ADSP2106X的5倍，为600MFLOPS。它的上述特点使它在高速实时信号处理中得到非常广泛的应用。 3基于ADSP21160的多处理器并行系统 ADSP21160非常适合多处理器并行工作方式，通常可以采用两种工作方式来构成多处理器系统。一种是链路口直接连接，实现DSP之间的点对点通信，这样的系统称为分布式系统或松耦合系统。另一种形式的多处理器系统将各处理器的外部总线连接到一起，接到总线的存储器和每个ADSP21160的片内存储器都可作为各片的共享资源，这样的系统成为紧耦合系统。下面详细介绍自行设计的多处理器紧耦合系统，其原理框图如图2所示。ADSP21160＃1和＃2组成了紧耦合系统，其外部总线都连在一起。每个DSP在拥有了总线控制权后（成为主处理器），可以对其他处理器的片内存储器、IOP存储器和外部存储器进行读写操作。 ID2～0用来标示不同的DSP,它可支持最多6片ADSP直接相连组成紧耦合系统（ID号为001～110）。每个处理器的片内处理器根据其ID号被唯一映射到一段存储地址，其地址为0x100000～0x7FFFFF。主处理器通过对该段存储地址的访问来直接访问从处理器的片内存储器。 处理器根据其ID号使用总线请求信号BR6～0中的一条作为输出来提出使用外部总线的请求。RPBA确定使用外部总线的优先方式，其值为0表示固定优先方式，为1表示循环优先方式。 PA表示优先访问，它有效（低）时允许从处理器打断后台DMA传送以获取外部总线控制权。SBTS由外部器件驱动来使处理器的外部信号线成为3态。ACK用于对访问的确认。MS3～0为片外存储器片选信号。BMS用于片选EPROM。RDL，RDH，WRL，WRH为读写控制信号。  图2 多处理器紧耦合系统原理框图 紧耦合系统的上述信号线及外部数据线、地址线和时钟信号、复位信号都连接在一起。 下面介绍紧耦合系统与外围设备的接口。 由于ADSP21160的外部数据总线为64位，考虑到外部设备的数据宽度，可以把它分为两个32位数据总线来传输数据。由RDL，WRL来控制其低32位，而由RDH，WRH来控制其高32位。需要注意的是，在内外存储器之间传输32位数据时，外部数据总线把奇地址的数据放在高32位数据线，偶地址的数据放在低32位。 另外，ADSP21160与外围设备间传输数据时，有专用的片选引脚来选通不同的外围设备。专用引脚有BMS，MS3～0。 ADSP21160有两套独立的地址寻址空间，大小都为4G.，其地址为0x800000～0xFFFFFFFF。一套用于EPROM（BMS为其片选信号）,另一套用于外部存储器（MS3～0为其片选信号）。当外部存储器被选中时，只需从其对应的地址进行操作就能读写该存储器，不需用高位地址进行译码。 请注意：以下用ADSP代替ADSP21160。 31与EPROM接口 所选择的EPROM为AT27LV512A，其工作电压为3.3V,容量为521K×8。ADSP提供了选通EPROM的专用引脚BMS。把它与EPROM的片选信号相连，EPROM地址线与ADSP的低位地址线相连。当BMS有效时，ADSP就选通了EPROM,其寻址范围为4G。但要注意，EPROM的8位数据线要与ADSP数据线的32位～39位相连，RDH与EPROM的读选通端相连，否则数据无法正确传输。 由于是紧耦合系统，多个处理器共享外部总线。我们可以通过1个EPROM向多个ADSP加载程序，只需把多个ADSP的BMS相连并接到EPROM的片选端，就可把程序依次下载到各个ADSP中。 32与SRAM接口 把两片7C1021V并联作为紧耦合系统的外部存储器。7C1021V的容量为64K×16,它的工作电压为3.3V，读写周期为10ns，与ADSP时钟周期同步，可在1个周期内对外部存储器进行1次操作。但它的数据宽度只有16位，于是我们把两片并联，使其数据宽度扩展为32位，从而可以与内部存储器同步交换32位数据。 上面提到过，外部数据总线把奇地址的数据放在高32位数据线，偶地址的数据放在低32位，而所用的外部存储器只有32位数据线，于是决定用ADSP的高32位数据线与外部存储器相连。但32位高数据线对应的是奇地址，因此只有通过奇地址才能与外部存储器交换数据。 在实际的硬件设计中，把ADSP的地址线A0悬空（使它的值恒为1）保证与外部存储器传输数据时地址始终是奇地址。ADSP的地址线A1～A16与SRAM的地址线A0～A15相连，ADSP的高位数据线与SRAM数据线相连。MS0作为选通信号与SRAM片选端相连，当它有效时就选通了SRAM。 33与FIFO接口 选取CY7C4245V作为FIFO,它的容量为4K×18。它用于暂存高速A/D输出的数据，然后由DSP通过外部数据总线读入片内部存储器进行处理。FIFO与SRAM不同的是它只占有1个地址空间，只需反复读取该地址中的数据就能取出FIFO中所有的数据。 在实际设计中，使得FIFO只与1个处理器（ADSP＃1）相连，所以用于片选FIFO的引脚MS2没有与＃2的MS2端相连。同时，因FIFO只占用1个地址空间，MS2所对应的所有地址空间对FIFO来说都是相同的。因此可以从任意偶地址中读出数据，即可以用ADSP的低位数据线来传输FIFO输出的数据。把PAF与ADSP的中断引脚IRQ0相连。当FIFO中数据快满时，置低PAF引起ADSP的外部中断，使ADSP终止其它程序，而读取FIFO中的数据。 由于FIFO与ADSP之间是同步传输，而ADSP并不提供同步口。通过把ADSP输出的读选通信号取非加到FIFO的读时钟输入端，来提供同步传输。其框图如图3所示。
 图3 FIFO的接口框图 整个系统的运行过程如下所述。 （1）在系统上电或复位后，ADSP＃1,＃2依次置低BMS，从EPROM中加载程序代码到ADSP的片内程序存储区（PM），加载完毕后，ADSP自动执行加载的程序。 （2）系统刚复位后，有ID号为001的ADSP，即ADSP＃1控制外部总线，此时它可以直接通过外部总线读取片外SRAM和＃2的片内存储器的数据。当＃2要使用外部总线时，它在时钟周期的开始将其对应的BR2信号线置低，并在同1周期的稍后时间采样BR1，若此时BR1无效，则由＃2控制外部总线，同时，外部总线成为3态。若BR1有效，则＃1继续控制总线，直到无效。 （3）当FIFO中数据将满时，FIFO使PAF有效，从而引起＃1的中断。＃1先取得总线控制权，再用DMA方式或核直接读方式把FIFO中的数据读入片内数据存储器（DM）。 （4）当＃1要和＃2通信时，＃1控制外部总线，向＃2的矢量中断寄存器VIRPT写入1个地址，则立刻引起＃2的中断，并执行写入地址所指向的中断服务程序。＃1还可以对＃2的通用寄存器MSGR7～0进行读写以完成通信。 4结束语 本文主要介绍了基于ADSP21160的多处理器并行系统的设计原理。其运算速度可达1200MFLOPs,两个ADSP芯片可同时并行工作，并共享所有数据。由于ADSP内有大量的内部存储器，可以存放各自的指令、局部数据。而且它大部分时间只是对各自的指令和局部数据访问，从而使得外部总线的访问率大大降低。因而总线瓶颈的影响也大大减少。这些因素使得共享总线式紧耦合系统的综合性能大大高于其他结构的系统，能满足速率更高的实时信号处理的需要，在软件无线电中，可用于中频带通采样方式的接收机。 |
